Preview

Труды Института системного программирования РАН

Расширенный поиск

Метод зеркальной генерации ограничений для построения тестовых программ по тестовым шаблонам

Полный текст:

Аннотация

Статья относится к области системного функционального (core-level) тестирования микропроцессоров, более точно модулей управления памяти. В статье описывается метод построения тестов (тестовой программы) для нацеленной генерации. Такая генерация предполагает систематичное построение тестов специального вида. В конце приводятся результаты апробации реализации метода для тестирования модулей управления памяти микропроцессоров архитектуры MIPS64.

Об авторе

Е. В. Корныхин
ИСП РАН
Россия


Список литературы

1. Anderson D., Shanley T., MindShare Inc. Pentium processor system architecture / Don Anderson, Tom Shanley, MindShare Inc. Addison-Wesley, 1995.

2. Apt K. Constraint Logic Programming using Eclipse / Krzysztof Apt, Mark Wallace. New York: Cambridge Univ. Press, 2007.

3. Cohen B. Local Search Strategies for Satisfiability Testing / Bram Cohen, Henry Kautz, Bart Selman // Cliques, Coloring, and Satisfiability: Second DIMACS Implementation Challenge, 1993.

4. Corno F. Automatic Test Program Generation from RT-Level Microprocessor Descriptions / Fulvio Corno, Gianluca Cumani, Matteo Sonza Reorda, Giovanni Squillero // Proceedings of the International Symposium on Quality Electronic Design, 2002.

5. Corno F. Fully Automatic Test Program Generation for Microprocessor Cores / Fulvio Corno, Gianluca Cumani, Matteo Sonza Reorda, Giovanni Squillero // Proceedings of DATE 2003: Design, Automation and Test in Europe, 2003, pp. 1006-1011.

6. David R. Random Testing of the Data Processing Section of a Microprocessor / Rene David, Pascale Thevenod-Fosse // Proceedings of 11th IEEE Symposium on Fault-Tolerant Computing, 1981.

7. Dutt N. Automatic functional test program generation for pipelined processors using model checking / Nikil Dutt, Prabhat Mishra // Proceedings of the Seventh IEEE International High-Level Design Validation and Test Workshop, 2002.

8. EFC Constraints Solving Library [Electronic resource] / Fahiem Bacchus, George Katsirelos. 2004. Mode access: http://www.cs.toronto.edu/~gkatsi/efc/efc.html.

9. EXPRESSION: A language for architecture exploration through compiler/simulator retargetability. / A. Halambi, P. Grun, V. Ganesh et al. // Proceedings of the European Conference on Design, Automation and Test, 1999, pp. 485-490.

10. Fallah F. A new functional test program generation methodology / Farzan Fallah, Koichiro Takayama // Proceedings of 2001 IEEE International Conference on Computer Design: VLSI in Computers and Processors, 2001, pp. 76-81.

11. Furber S.B. ARM system-on-chip architecture / Stephen Bo Furber. Pearson Education, 2000.

12. Genesys-pro: Innovations in test program generation for functional processor verification / A. Adir, E. Almog, L. Fournier et al. // IEEE Design and Test of Computers, 2004, vol. 21, no. 2, pp. 84–93.

13. Hennenhoefer E. The Evolution of Processor Test Generation Technology [Electronic resource] / Eric Hennenhoefer, Melanie Typaldos. Electronic data. Obsidian Software Inc., 2008. Mode access: http://www.obsidiansoft.com/images/pdf/evolution.pdf

14. Hennessy J. L. Computer architecture: a quantitative approach / John L. Hennessy, David A. Patterson, Andrea C. Arpaci-Dusseau. 4 edition. Morgan Kaufmann, 2007.

15. MAATG: A functional test program generator for microprocessor verification / Tun Li, Dan Zhu, Yang Guo, GongJie Liu, SiKun Li // Proceedings of the 8th Euromicro conference on Digital System Design (DSD’05), 2005, pp. 176-183.

16. MIPS64TM Architecture For Programmers Volume II: The MIPS64TM Instruction Set / MIPS Technologies. 2003.

17. Moler С. A Tale of Two Numbers [Electronic resource] / Cleve Moler. Electronic data. MATLAB News & Notes, 1995. Mode access: http://www.mathworks.com/company/newsletters/news_notes/pdf/win95cleve.pdf

18. Moskewicz M. Chaff: Engineering an Efficient SAT Solver / Matthew W.Moskewicz, Concor F. Madigan, Ying Zhao, Lintao Zhang, Sharad Malik // Proceedings of the 39th Design Automation Conference (DAC 2001), Las Vegas, 2001.

19. de Moura L. Z3: An efficient SMT solver / Leonardo de Moura, Nikolaj Bjorner // Conference on Tools and Algorithms for the Construction and Analysis of Systems (TACAS), 2008, pp. 337-340.

20. Воробьев Д.Н., Камкин А.С. Генерация тестовых программ для подсистемы управления памятью микропроцессоров / Дмитрий Воробьев, Александр Камкин // Труды Института системного программирования / под ред. В.П.Иванникова. М.: ИСП РАН, 2009, Т. 17, c. 119-132.

21. Камкин А.С. Генерация тестовых программ для микропроцессоров / Александр Камкин // Труды Института системного программирования / под ред. В.П.Иванникова. М.: ИСПРАН, 2008, Т. 14(2), c. 23-64.

22. Камкин А.С, Корныхин Е.В. Построение тестовых программ для верификации подсистем управления памятью микропроцессоров // препринт ИСП РАН, 2010.

23. Корныхин Е.В. Построение тестовых программ для проверки подсистем управления памяти микропроцессоров / Корныхин Евгений Валерьевич ; науч. рук. А.К. Петренко ; Мос. гос. ун-т им. М. В. Ломоносова. М., 2010.

24. Корныхин Е.В. Генерация тестовых данных для тестирования механизмов кэширования и трансляции адресов микропроцессоров / Евгений Корныхин // Программирование, 2010, Т. 36, № 1, c. 28-35.


Для цитирования:


Корныхин Е.В. Метод зеркальной генерации ограничений для построения тестовых программ по тестовым шаблонам. Труды Института системного программирования РАН. 2010;18.

For citation:


Kornykhin E.V. Mirror-based method of constraints generation for test programs generation by test template. Proceedings of the Institute for System Programming of the RAS (Proceedings of ISP RAS). 2010;18. (In Russ.)

Просмотров: 20


Creative Commons License
Контент доступен под лицензией Creative Commons Attribution 4.0 License.


ISSN 2079-8156 (Print)
ISSN 2220-6426 (Online)