Development of the Trusted Tools for IC Design on Heterogeneous FPGAs

This paper focuses on the development of trusted tools for designing digital circuits in the basis of heterogeneous field programmable gate arrays (FPGAs). Designing heterogeneous FPGAs is one of the most actively growing areas in Russian microelectronics at present. The paper discusses the main problems and challenges associated with the development of trusted computer-aided design tools. The authors propose a relevant approach to the development of a computer-aided design system based on the use of open-source software tools together with proprietary developments for its critical components. This approach allows to increase the efficiency and reliability of the design process in the basis of heterogeneous FPGAs. The paper considers such stages of the design flow in the basis of heterogeneous FPGAs as logic synthesis and technology mapping, different stages of layout synthesis and static timing analysis. The work is of interest to specialists in the field of microelectronics, as well as to researchers involved in the development of IC design tools and systems. The research results contribute to the improvement of existing IC design methods and tools, as well as to the development and expansion of the Russian electronic component base.

1. Wolf C., Glaser J. Yosys - A Free Verilog Synthesis Suite. [Электронный ресурс] // Proceedings of the 21st Austrian Workshop on Microelectronics (Austrochip). 2013. URL: https://yosyshq.net/yosys/files/yosys-austrochip2013.pdf (дата обращения: 25.10.2023).

2. Yosys Open SYnthesis Suite. Frequently Asked Questions [Электронный ресурс] // URL:

3. https://yosyshq.net/yosys/faq.html (дата обращения: 26.10.2023).

4. ТС015 Программируемая логическая интегральная схема (ПЛИС) [Электронный ресурс] // URL: https://dcsoyuz.ru/products/pais/art/1727 (дата обращения: 25.10.2023).

5. ПЛИС емкостью 145 тыс. системных вентилей 5510ХС3АТ [Электронный ресурс] // URL: https://mikron.ru/products/high-rel-ic/programmiruemaya-logika-fpga/fpga/product/5510hs3at/ (дата обращения: 25.10.2023).

6. Tiunov I.V., Lipatov I.A., Zheleznikov D.A. Digital Circuits Resynthesis Approach for FPGAs Based on Logic Cell with Built-In Flip-Flop, Problems of advanced micro- and nanoelectronic systems development, 2019, pp. 33-36. DOI 10.31114/2078-7707-2019-3-33-36.

7. Тиунов И.В. Методы ресинтеза схем для ПЛИС на основе ячеек с разделенными выходами и обратной связью // Проблемы разработки перспективных микро- и наноэлектронных систем (МЭС). 2020. №2. С. 50-56. DOI: 10.31114/2078-7707-2020-2-50-56. / Tiunov I.V. Resynthesis methods for FPGAs based on cells with separated outputs and built-in feedback // Problems of Perspective Micro- and Nanoelectronic Systems Development - 2020. Issue 2. P. 50-56 (in Russian). DOI:10.31114/2078-7707-2020-2-50-56.

8. Хватов В. М., Гаврилов С. В. Формирование библиотек СФ-блоков в маршруте проектирования пользовательских схем на ПЛИС и РСнК // Известия высших учебных заведений. Электроника. – 2021. – Т. 26, № 5. – С. 387-398. DOI: 10.24151/1561-5405-2021-26-5-387-398. / Khvatov V.M., Gavrilov S.V. Complex functional block libraries formation in the design flow of user circuits on FPGA and RSoC. Proc. Univ. Electronics, 2021, vol. 26, no. 5, pp. 387–398 (in Russian). DOI: 10.24151/1561-5405-2021-26-5-387-398.

9. Khvatov V. M., Zheleznikov D. A., Gavrilov S. V. Analysis of the Programmable Soft IP-cores Implementation for FPGAs," 2021 IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering (ElConRus), St. Petersburg, Moscow, Russia, 2021, pp. 2681-2685.

10. Shah D., Hung E., Wolf C. et. al. Yosys+nextpnr: An Open Source Framework from Verilog to Bitstream for Commercial FPGAs. 2019. pp. 1-40.

11. Yosys Manual, techmap - generic technology mapper. [Электронный ресурс] URL: https://yosyshq.readthedocs.io/projects/yosys/en/latest/cmd/techmap.html (дата обращения: 25.10.2023).

12. Хватов В. М., Гарбулина Т. В., Лялинская О. В. Методы формирования и верификации библиотек стандартных элементов в составе маршрута проектирования ИС на базе ПЛИС отечественного производства // Проблемы разработки перспективных микро- и наноэлектронных систем (МЭС). – 2018. – № 1. – С. 57-62. DOI:10.31114/2078-7707-2018-1-57-62. / Khvatov V.M., Garbulina T.V., Lyalinskaya O.V. Formation and Verification of Standard Element Libraries in the Design Flow for the Domestic FPGAs // Problems of Perspective Micro- and Nanoelectronic Systems Development - 2018. Issue 1. P. 57-62 (in Russian). DOI:10.31114/2078-7707-2018-1-57-62.

13. Hauck, S. Reconfigurable Computing: The Theory and Practice of FPGA-Based Computation / S. Hauck, A Denon. –, 2008. – 944 p.

14. Фролова П.И., Чочаев Р., Иванова Г.А., Гаврилов С.В. Алгоритм размещения с оптимизацией быстродействия на основе матриц задержек для реконфигурируемых систем на кристалле // Проблемы разработки перспективных микро- и наноэлектронных систем (МЭС). 2020. Выпуск 1. С. 2-7. DOI:10.31114/2078-7707-2020-1-2-7. / Frolova P.I., Chochaev R., Ivanova G.A., Gavrilov S.V. Timing-driven placement algorithm based on delay matrix model for reconfigurable system-on-chip // Problems of Perspective Micro- and Nanoelectronic Systems Development - 2020. Issue 1. P. 2-7 (in Russian). DOI:10.31114/2078-7707-2020-1-2-7.

15. Miettinen P., Honkala M., Roos J. Using METIS and hMETIS Algorithms in Circuit Partitioning // Report CT49, Circuit Theory Laboratory, Helsinki University of Technology, 2006.

16. Devine K. D., Boman E.G., Riesen L.A., Catalyurek U.V., Chevalier C. Getting started with zoltan: A short tutorial. // In Combinatorial Scientific Computing №09061 in Dagstuhl Seminar Proceedings, 2009, p. 10.

17. Çatalyürek Ü., Aykanat C. PaToH (Partitioning Tool for Hypergraphs) // Encyclopedia of Parallel Computing, 2020. Springer US, Boston, MA, pp. 1479-1487. DOI: 10.1007/978-0-387-09766-4_93

18. Karypis G., Kumarh V. hMETIS∗ A Hypergraph Partitioning Package Version 1.5.3 [Электронный ресурс] // Minnesota. 1998. URL: https://course.ece.cmu.edu/~ee760/760docs/hMetisManual.pdf (дата обращения: 13.10.2023).

19. The first version of TritonPart: программа. / ABKGroup. URL: https://github.com/ABKGroup/TritonPart (дата обращения: 17.11.2023)

20. FREIGHT: Fast stREamInG Hypergraph parTitioning: программа. / KaHIP. Лицензия: MIT. URL: https://github.com/KaHIP/FREIGHT (дата обращения: 17.11.2023)

21. Mt-KaHyPar - Multi-Threaded Karlsruhe Graph and Hypergraph Partitioner: программа. / KaHyPar. Лицензия: MIT. URL: https://github.com/kahypar/mt-kahypar (дата обращения: 17.11.2023)

22. Schlag S., Heuer T., Gottesbüren L., et. al. High-Quality Hypergraph Partitioning // ACM J. Exp. Algorithmics Just Accepted, Association for Computing Machinery, New York, 2022. DOI: 10.1145/3529090.

23. Фролова П.И., Хватов В.М., Чочаев Р. Сравнительный анализ методов кластеризации и размещения схем для реконфигурируемых систем на кристалле // Проблемы разработки перспективных микро- и наноэлектронных систем (МЭС). 2022. Выпуск 4. С. 63-70. doi:10.31114/2078-7707-2022-4-63-70. / Frolova P.I., Khvatov V.M., Chochaev R. Comparative Analysis of Clustering and Placement Methods for Reconfigurable System-on-Chips // Problems of Perspective Micro- and Nanoelectronic Systems Development - 2022. Issue 4. P. 63-70. (in Russian). DOI:10.31114/2078-7707-2022-4-63-70.

24. Lin Z., Xie Y., Qian G., et. al. Late Breaking Results: An Analytical Timing-Driven Placer for Heterogeneous FPGAs* // 2020 57th ACM/IEEE Design Automation Conference (DAC), 2020, pp. 1-2, DOI: 10.1109/DAC18072.2020.9218699.

25. Фролова П.И., Чочаев Р. Разработка и сравнительный анализ методов начального размещения на ПЛИС // Проблемы разработки перспективных микро- и наноэлектронных систем (МЭС). 2021. Выпуск 3. С. 57-64. doi:10.31114/2078-7707-2021-3-57-64. / Frolova P.I., Chochaev R. Development and Comparative Analysis of Initial Placement Methods for FPGA // Problems of Perspective Micro- and Nanoelectronic Systems Development - 2021. Issue 3. P. 57-64 (in Russian). DOI:10.31114/2078-7707-2021-3-57-64.

26. Eisenmann H., Johannes F. M. Generic global placement and floorplanning // Proceedings 1998 Design and Automation Conference. 35th DAC. (Cat. No.98CH36175), 1998, pp. 269-274, DOI: 10.1145/277044.277119.

27. Гаврилов С.В., Железников Д.А., Чочаев Р.Ж. Разработка и сравнительный анализ методов решения задачи размещения для реконфигурируемых систем на кристалле // Изв. вузов. Электроника. 2020. Т. 25. № 1. С. 48–57. DOI: 10.24151/1561-5405-2020-25-1-48-57. / Gavrilov S.V., Zheleznikov D.A., Chochaev R.Z. Development and comparative analysis of placement methods for reconfigurable systems-on-a-chip. Proc. Univ. Electronics, 2020, vol. 25, no. 1, pp. 48–57 (in Russian). DOI: 10.24151/1561-5405-2020-25-1-48-57.

28. McMurchie L, Ebeling C. PathFinder: A negotiation-based performance-driven router for FPGAs. Proceedings of the 1995 ACM third international symposium on Field-programmable gate arrays, 1995, pp. 111-117.

29. D. Wang, J. Feng, K. Liu, W. Zhou, X. Hao and X. Zhang, "A Fast FPGA Connection Router Using Prerouting-Based Parallel Local Routing Algorithm," in IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, vol. 42, no. 11, pp. 3868-3880, Nov. 2023, DOI: 10.1109/TCAD.2023.3274950.

30. Mai, J., Wang, J., Di, Z., et.al. OpenPARF: An Open-Source Placement and Routing Framework for Large-Scale Heterogeneous FPGAs with Deep Learning Toolkit [Электронный ресурс] // arXiv preprint arXiv:2306.16665. 2023. URL: https://arxiv.org/pdf/2306.16665.pdf (Дата обращения: 20.10.2023).

31. OpenROAD's unified application implementing an RTL-to-GDS Flow [Электронный ресурс] // URL: https://github.com/The-OpenROAD-Project/OpenROAD (дата обращения: 30.10.2023).

32. Verilog to Routing – Open Source CAD Flow for FPGA Research: программа / VTR Development Team. Лицензия: MIT. URL: https://github.com/verilog-to-routing/vtr-verilog-to-routing (дата обращения: 17.11.2023)

33. F4PGA: официальный сайт. URL: https://f4pga.org/ (дата обращения: 17.11.2023)

34. Заплетина М. А. Решение задачи трассировки на ПЛИС с применением модели расширенного смешанного графа коммутационных ресурсов // Изв. вузов. Электроника. 2022. Т. 27. № 6. С. 774–786. DOI: 10.24151/1561-5405-2022-27-6-774-78. / Zapletina M. A. Solving the FPGA routing problem using the model of an extended mixed routing graph. Proc. Univ. Electronics, 2022, vol. 27, no. 6, pp. 774–786 (in Russian). DOI:10.24151/1561-5405-2022-27-6-774-786.

35. The OpenCores VGA/LCD Controller [Электронный ресурс] // URL: https://opencores.org/projects/vga_lcd (дата обращения: 30.10.2023).

36. Zapletina M. A., Gavrilov S. V. Pathfinder Algorithm Modification for FPGA Routing Stage. Russian Microelectronics, 51(7), pp. 573-578. DOI: 10.1134/S1063739722070125.

37. Zapletina M. A., Zheleznikov D. A., Gavrilov S. V. Improving Pathfinder Algorithm Perfomance for FPGA Routing // 2021 IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering (ElConRus), St. Petersburg, Moscow, Russia, 2021, pp. 2054-2057, DOI: 10.1109/ElConRus51938.2021.9396608.

38. Ajayi T., Blaauw D., Chan T.-B., et. al. OpenROAD: Toward a Self-Driving, Open-Source Digital Layout Implementation Tool Chain // Proc. Government Microcircuit Applications and Critical Technology Conference, 2019, pp. 1105-1110.

39. Li X., Tao S., Huang Z., et al. iEDA: An Open-Source Intelligent Physical Implementation Toolkit and Library [Электронный ресурс] // arXiv preprint arXiv:2308.01857. 2023. URL: https://arxiv.org/pdf/2308.01857.pdf (дата обращения: 10.10.2023).

40. Huang T. W., Wong M. D. F. OpenTimer: A high-performance timing analysis tool // 2015 IEEE/ACM International Conference on Computer-Aided Design (ICCAD). – IEEE, 2015. pp. 895-902. DOI: 10.1109/ICCAD.2015.7372666.