Учет временных ограничений на этапе размещения элементов на ПЛИС
https://doi.org/10.15514/ISPRAS-2026-38(1)-2
Аннотация
Данная статья посвящена разработке метода учета временных ограничений при оптимизации быстродействия схем на этапе размещения элементов на программируемых логических интегральных схемах (ПЛИС). Поскольку ресурсы ПЛИС ограничены, ключевой задачей разработки систем автоматизированного проектирования (САПР) для ПЛИС является оптимизация эффективности использования этих ресурсов. Решение этой задачи подразумевает разработку новых алгоритмов, позволяющих учитывать архитектурные особенности проектируемых схем. В данной работе рассматриваются основные проблемы, связанные с задачей размещения на ПЛИС с оптимизацией задержек, и существующие подходы к их решению. В данной работе предложен новый метод оценки критичности соединений для оптимизации проектируемых схем на этапе размещения с учетом пользовательских временных ограничений. Представлен алгоритм размещения на основе предложенного метода, а также результаты анализа его эффективности. Эксперименты показали, что применение предложенного метода позволяет сократить задержки критических путей в схеме на 4,32% относительно классического подхода к оценке критичности соединений.
При поддержке: Работа выполнена в рамках государственного задания НИЦ «Курчатовский институт».
Об авторах
Дмитрий Борисович ШОКАРЕВ
НИЦ «Курчатовский институт»
Россия
Россия
Инженер-исследователь отдела САПР ОППМ ЦПМ НИЦ «Курчатовский институт». Область научных интересов: автоматизация проектирования микроэлектроники, САПР ИС, ПЛИС, РСнК.
Рустам Жамболатович ЧОЧАЕВ
НИЦ «Курчатовский институт»
Россия
Россия
Научный сотрудник отдела САПР ОППМ ЦПМ НИЦ «Курчатовский институт». Область научных интересов: автоматизация проектирования микроэлектроники, САПР ИС, ПЛИС, РСнК.
Сергей Витальевич ГАВРИЛОВ
НИЦ «Курчатовский институт»
Россия
Россия
Доктор технических наук, профессор, руководитель отделения проблем проектирования в микроэлектронике ЦПМ НИЦ «Курчатовский институт». Область научных интересов: автоматизация проектирования микроэлектроники, САПР ИС.
Список литературы
1. Marquardt A., Betz V., Rose J. Timing-driven placement for FPGAs / Proceedings of the 2000 ACM/SIGDA eighth international symposium on Field programmable gate arrays, 2000, pp. 203-213. DOI: 10.1145/329166.329208.
2. Гаврилов С.В., Железников Д.А., Заплетина М.А., Тиунов И.В., Хватов В.М., Чочаев Р.Ж., Шокарев Д.Б. Разработка доверенных средств проектирования ИС в базисе гетерогенных ПЛИС. Труды ИСП РАН, том 35, вып. 5, 2023 г., стр. 107–126. DOI: 10.15514/ISPRAS–2023–35(5)–8. / Gavrilov S.V., Zheleznikov D.A., Zapletina M.A., Tiunov I.V., Khvatov V.M., Chochaev R.Z., Shokarev D.B. Development of the Trusted Tools for IC Design on Heterogeneous FPGAs. Trudy ISP RAN/Proc. ISP RAS, vol. 35, issue. 5, 2023, pp. 107–126 (in Russian). DOI: 10.15514/ISPRAS–2023–35(5)–8.
3. Forzan C., Pandini D. Statistical static timing analysis: A survey / Integration, 2009, Т. 42, №. 3, pp. 409-435. DOI: 10.1016/j.vlsi.2008.10.002.
4. Ajayi T., Blaauw D. OpenROAD: Toward a Self-Driving, Open-Source Digital Layout Implementation Tool Chain / Proc. Government Microcircuit Applications and Critical Technology Conference, 2019, pp. 1105-1110.
5. Lin Z., Xie Y., Qian G., Chen J., Wang S., Yu J., Chang Y.W. Timing-driven placement for FPGAs with heterogeneous architectures and clock constraints / 2021 Design, Automation & Test in Europe Conference & Exhibition (DATE), IEEE, 2021, pp. 1564-1569. DOI: 10.23919/DATE51398.2021.9474054.
6. Hung E., Wilton S. J. E., Yu H., Chau T. C. P, Leong. P. H. W. A detailed delay path model for FPGAs / 2009 International Conference on Field-Programmable Technology, IEEE, 2009, pp. 96-103. DOI: 10.1109/FPT.2009.5377673.
7. Karnik T., Kang S.M. An empirical model for accurate estimation of routing delay in FPGAs / Proceedings of IEEE International Conference on Computer Aided Design (ICCAD), IEEE, 1995, pp. 328-331. DOI: 10.1109/ICCAD.1995.480136.
8. Ghannadi P., Kourehli S.S., Mirjalili S. A review of the application of the simulated annealing algorithm in structural health monitoring (1995-2021) / Frattura ed Integrità Strutturale, 2023, Т. 17, № 64, pp. 51-76. DOI: 10.3221/IGF-ESIS.64.04.
9. Using the Synopsys Design Constraints Format Application Note, Version 2.1 / Mountain View, CA, USA, 2017.
10. Brglez F., Fujiwara H. A neutral netlist of 10 combinational benchmark circuits and a target simulator in Fortran / International Symposium on Circuits and Systems, 1985, 1985, pp. 695-698.
11. Brglez F., Bryan D., Kozminski K. Combinational profiles of sequential benchmark circuits / 1989 IEEE International Symposium on Circuits and Systems (ISCAS), IEEE, 1989, pp. 1929-1934. DOI: 10.1109/ISCAS.1989.100747.
12. Albrecht C. IWLS 2005 benchmarks / International Workshop for Logic Synthesis (IWLS), 2005, т. 9.
Рецензия
Для цитирования:
ШОКАРЕВ Д.Б., ЧОЧАЕВ Р.Ж., ГАВРИЛОВ С.В. Учет временных ограничений на этапе размещения элементов на ПЛИС. Труды Института системного программирования РАН. 2026;38(1):17-32. https://doi.org/10.15514/ISPRAS-2026-38(1)-2
For citation:
SHOKAREV D.B., CHOCHAEV R.Zh., GAVRILOV S.V. Timing Constraints During FPGA Placement. Proceedings of the Institute for System Programming of the RAS (Proceedings of ISP RAS). 2026;38(1):17-32. (In Russ.) https://doi.org/10.15514/ISPRAS-2026-38(1)-2
Послать статью по эл. почте 