Preview

Труды Института системного программирования РАН

Расширенный поиск

Реализация конвейеризации циклов и встраивания присваиваний в трансляторе C-to-HDL

Полный текст:

Аннотация

Реализация алгоритмов на программируемых логических интегральных схемах с помощью языков описания аппаратуры является сложной задачей. Поэтому, инструмент, позволяющий эффективно транслировать алгоритм с языка высокого уровня в язык описания аппаратуры, был бы очень полезен. В данной статье рассматривается инструмент для трансляции функций языка Си в модули на языке Verilog, процесс трансляции и две реализованных на уровне описания аппаратуры оптимизации: встраивание присваиваний и конвейеризация циклов. Результаты тестирования показывают, что эти оптимизации существенно увеличивают производительность генерируемого кода.

Об авторах

Алексей Меркулов
ИСП РАН
Россия


Андрей Белеванцев
ИСП РАН
Россия


Список литературы

1. Rotem N. and Asher Y. B. C to Verilog. Automating circuit design. http://c-to-verilog.com/

2. Riverside Optimizing Compiler for Configurable Computing.

3. http://www.jacquardcomputing.com/roccc/

4. The LLVM Compiler Infrastructure. http://llvm.org/

5. The SUIF Compiler System. http://suif.stanford.edu/suif/

6. Lam M. S. Software pipelining: an effective scheduling technique for vliw machines http://doi.acm.org/10.1145/989393.989420

7. Icarus Verilog. http://iverilog.icarus.com/


Для цитирования:


Меркулов А., Белеванцев А. Реализация конвейеризации циклов и встраивания присваиваний в трансляторе C-to-HDL. Труды Института системного программирования РАН. 2012;23.

For citation:


Merkulov A., Belevantsev A. Implementation of Loop Pipelining and Assignment Inlining in the C-to-HDL Translator. Proceedings of the Institute for System Programming of the RAS (Proceedings of ISP RAS). 2012;23. (In Russ.)

Просмотров: 35


Creative Commons License
Контент доступен под лицензией Creative Commons Attribution 4.0 License.


ISSN 2079-8156 (Print)
ISSN 2220-6426 (Online)