Подход к технологическому отображению с выбором направления оптимизации в процессе логического синтеза
Михаил Михайлович ЧУПИЛКО,
Александр Сергеевич КАМКИН,
Даниил Ренатович ГАРЯЕВ,
Егор Сергеевич БЕЛИН,
Григорий Алексеевич МАЗОВ,
Владислав Сергеевич ШТРЕНЕВ https://doi.org/10.15514/ISPRAS-2025-37(6)-52
Аннотация
В данной статье мы фокусируемся на проблеме технологического отображения, как этапа логического синтеза цифровых СБИС. В основе подхода лежит сопоставление частей исходной логической схемы и элементов технологической библиотеки по таблицам истинности (т.н. Boolean matching). Особенностью предлагаемого подхода является возможность выбора стратегии оптимизации (площадь – как сумма площадей экземпляров технологических ячеек, задержка – как длина критического пути в схеме, потребляемая отображенной схемой мощность – как сумма статического и динамического потребления выбранных технологических ячеек) при удовлетворении ограничений на два других параметра. Подход реализован в инструменте Utopia EDA, распространяемом по лицензии Apache 2.0. В работе показаны результаты проведенных экспериментов над тридцатью одной RTL-моделью, реализованных на языках Verilog/SystemVerilog, с использованием САПР OpenLane. Эксперименты показали, что реализация достижения целевой стратегии в рамках нашего подхода позволяет в большинстве случаев в стратегиях «площадь» и «энергопотребление» достичь результаты лучшие по целевой характеристике, чем достигает ПО Yosys, входящее в САПР OpenLane в качестве средства логического синтеза и технологического отображения. Случай стратегии «задержка» показывает направление дальнейших работ.
Ключевые слова
технологическое отображение,
сверхбольшие интегральные схемы СБИС,
системы автоматизации проектирования САПР,
логический синтез,
логическая схема,
оптимизация.
При поддержке: Исследование выполнено в РЭУ им. Г.В. Плеханова при поддержке Российского научного фонда, проект № 23-21-00313.
Об авторах
Михаил Михайлович ЧУПИЛКО
Российский Экономический Университет им. Г.В. Плеханова,
Институт системного программирования РАН
Россия
Россия
Кандидат физико-математических наук, старший научный сотрудник отдела технологий программирования ИСП РАН, старший научный сотрудник РЭУ им. Г.В. Плеханова. Сфера научных интересов: логический синтез, разработка цифровой аппаратуры, высокоуровневый синтез, верификация RTL-моделей аппаратуры.
Александр Сергеевич КАМКИН
Российский Экономический Университет им. Г.В. Плеханова,
Институт системного программирования РАН,
Московский государственный университет имени М.В. Ломоносова,
Московский физико-технический институт
Россия
Россия
Кандидат физико-математических наук, ведущий научный сотрудник отдела технологий программирования ИСП РАН, ведущий научный сотрудник РЭУ им. Г.В. Плеханова. Научные интересы: формальные методы, синтез и верификация цифровой аппаратуры, гетерогенные компьютерные системы.
Даниил Ренатович ГАРЯЕВ
Российский Экономический Университет им. Г.В. Плеханова,
Институт системного программирования РАН
Россия
Россия
Является студентом РЭУ им. Г.В. Плеханова по специальности «Прикладная математика и информатика в экономике» , а также лаборантом в Институте системного программирования им. В.П. Иванникова. Его научные интересы включают технологическое отображение и генетические алгоритмы.
Егор Сергеевич БЕЛИН
Российский Экономический Университет им. Г.В. Плеханова,
Московский институт электроники и математики (МИЭМ ВШЭ)
Россия
Россия
Является студентом направления «Информационная безопасность» в МИЭМ ВШЭ, а также лаборантом в Институте системного программирования им. В.П. Иванникова. Его научная деятельность связана с разработкой алгоритмов и средств технологического отображения.
Григорий Алексеевич МАЗОВ
Московский институт электроники и математики (МИЭМ ВШЭ)
Россия
Россия
Является студентом направления «Компьютерная безопасность» в МИЭМ ВШЭ. Его научная деятельность связана с разработкой алгоритмов и средств технологического отображения.
Владислав Сергеевич ШТРЕНЕВ
Институт системного программирования РАН,
Московский институт электроники и математики (МИЭМ ВШЭ)
Россия
Россия
Является студентом направления «Компьютерная безопасность» в МИЭМ ВШЭ, а также лаборантом в Институте системного программирования им. В.П. Иванникова. Его научная деятельность связана с разработкой алгоритмов и средств технологического отображения.
Список литературы
1. Mishchenko A., Cho S., Chatterjee S., and Brayton R. Combinational and sequential mapping with priority cuts. In Proc. ICCAD, 2007.
2. Mishchenko A. ABC. Available at: https://people.eecs.berkeley.edu/~alanmi/abc, accessed 01.11.2025.
3. Wolf С. Yosys Open SYnthesis Suite. Available at: https://github.com/YosysHQ/yosys, accessed 01.11.2025.
4. Efabless Corp. OpenLane. Available at: https://github.com/The-OpenROAD-Project/OpenLane, accessed 01.11.2025.
5. EPFL. Mockturtle. Available at: https://github.com/lsils/mockturtle, accessed 01.11.2025.
6. Calvino A. T., De Micheli G. Technology mapping using multioutput library cells. Proc. ICCAD, 2023.
7. Radi G., Calvino A. T., De Micheli G. In Medio Stat Virtus: Combining Boolean and Pattern Matching. ASP-DAC, 2024.
8. ISP RAS. Utopia EDA. Available at: https://gitlab.ispras.ru/mvg/utopia-eda, accessed 01.11.2025.
9. Spiking neural network accelerator. Available at: https://github.com/sfmth/OpenSpike, accessed 01.11.2025.
10. Discrete-Time FIR Multirate Filter. Available at: https://gitlab.ispras.ru/mvg/mvg-rtl/tt06-adpcm-compressor, accessed 01.11.2025.
11. WISHBONE AC97 Controller. Available at: https://github.com/ispras/hdl-benchmarks/tree/master/iwls05/opencores/rtl/ac97_ctrl, accessed 01.11.2025.
12. AES Cipher. Available at: https://github.com/ispras/hdl-benchmarks/tree/master/iwls05/opencores/rtl/aes_core, accessed 01.11.2025.
13. A DDR3 memory controller in Verilog for various FPGAs. Available at: https://github.com/ultraembedded/core_ddr3_controller, accessed 01.11.2025.
14. DES Module. Available at: https://github.com/ispras/hdl-benchmarks/tree/master/iwls05/opencores/rtl/des/area_opt, accessed 01.11.2025.
15. Tripple DES Module. Available at: https://github.com/ispras/hdl-benchmarks/tree/master/iwls05/opencores/rtl/des/perf_opt, accessed 01.11.2025.
16. Ethernet IP core. Available at: https://github.com/ispras/hdl-benchmarks/tree/master/iwls05/opencores/rtl/ethernet, accessed 01.11.2025.
17. WISHBONE rev B.2 compliant I2C Master controller. Available at: https://github.com/ispras/hdl-benchmarks/tree/master/iwls05/opencores/rtl/i2c, accessed 01.11.2025.
18. WISHBONE Memory Controller. Available at: https://github.com/ispras/hdl-benchmarks/tree/master/iwls05/opencores/rtl/mem_ctrl, accessed 01.11.2025.
19. An APB4-based PLIC. Available at: https://github.com/oscc-ip/plic, accessed 01.11.2025.
20. An AXI4-based PSRAM Controller. Available at: https://github.com/oscc-ip/psram, accessed 01.11.2025.
21. An AXI4-based VGA Controller. Available at: https://github.com/oscc-ip/vga, accessed 01.11.2025.
22. PCI bridge. Available at: https://github.com/ispras/hdl-benchmarks/tree/master/iwls05/opencores/rtl/pci, accessed 01.11.2025.
23. RaveNoC: A configurable HDL Network-On-Chip suitable for different MP applications. Available at: https://github.com/ aignacio/ravenoc, accessed 01.11.2025.
24. Reed Solomon Encoder and Decoder Digital IP. Available at: https://github.com/RedFlag2017/rs-codec, accessed 01.11.2025.
25. Simple Asynchronous Serial Comm. Device. Available at: https://github.com/ispras/hdl-benchmarks/tree/master/iwls05/opencores/rtl/sasc, accessed 01.11.2025.
26. SHA3 Accelerator. Available at: https://github.com/ucb-bar/sha3, accessed 01.11.2025.
27. MC68HC11E based SPI interface. Available at: https://github.com/ispras/hdl-benchmarks/tree/ master/iwls05/opencores/rtl/simple_spi, accessed 01.11.2025.
28. SPI IP core. Available at: https://github.com/ispras/hdl-benchmarks/tree/ master/iwls05/opencores/rtl/spi, accessed 01.11.2025.
29. PCM IO Slave Module. Available at: https://github.com/ispras/hdl-benchmarks/tree/ master/iwls05/opencores/rtl/ss_pcm, accessed 01.11.2025.
30. Systolic array in Verilog. Available at: https://github.com/Dazhuzhu-github/systolic-array, accessed 01.11.2025.
31. A minimal GPU design in Verilog. Available at: https://github.com/adam-maj/tiny-gpu, accessed 01.11.2025.
32. TV80 8-Bit Microprocessor Core. Available at: https://github.com/ispras/hdl-benchmarks/tree/master/iwls05/opencores/rtl/tv80, accessed 01.11.2025.
33. Full Speed USB DFU interface for FPGA and ASIC designs. Available at: https://github.com/ulixxe/usb_dfu, accessed 01.11.2025.
34. USB function core. Available at: https://github.com/ispras/hdl-benchmarks/tree/master/iwls05/opencores/rtl/usb_funct, accessed 01.11.2025.
35. USB 1.1 PHY. Available at: https://github.com/ispras/hdl-benchmarks/tree/master/iwls05/opencores/rtl/usb_phy, accessed 01.11.2025.
36. Fully parametrizable combinatorial parallel LFSR/CRC module. Available at: https://github.com/alexforencich/verilog-lfsr, accessed 01.11.2025.
37. WISHBONE rev.B2 compliant enhanced VGA/LCD Core. Available at: https://github.com/ispras/hdl-benchmarks/tree/master/iwls05/opencores/rtl/vga_lcd, accessed 01.11.2025.
38. WISHBONE Connection Matrix Top Level. Available at: https://github.com/ispras/hdl-benchmarks/tree/master/iwls05/opencores/rtl/wb_conmax, accessed 01.11.2025.
39. WISHBONE DMA Top Level. Available at: https://github.com/ispras/hdl-benchmarks/tree/master/iwls05/opencores/rtl/wb_dma, accessed 01.11.2025.
Рецензия
Для цитирования:
ЧУПИЛКО М.М., КАМКИН А.С., ГАРЯЕВ Д.Р., БЕЛИН Е.С., МАЗОВ Г.А., ШТРЕНЕВ В.С. Подход к технологическому отображению с выбором направления оптимизации в процессе логического синтеза. Труды Института системного программирования РАН. 2025;37(6):85-96. https://doi.org/10.15514/ISPRAS-2025-37(6)-52
For citation:
CHUPILKO M.M., KAMKIN A.S., GARYAEV D.R., BELIN E.S., MAZOV G.A., SHTRENEV V.S. Cut-based Technology Mapper with Optimizations. Proceedings of the Institute for System Programming of the RAS (Proceedings of ISP RAS). 2025;37(6):85-96. https://doi.org/10.15514/ISPRAS-2025-37(6)-52
Послать статью по эл. почте 