Верификация контроллеров 10 гигабитного Ethernet

В статье приведены подходы, использовавшиеся в процессе верификации контроллеров 10 гигабитного Ethernet, разработанных в АО «МЦСТ». Описаны принципы работы устройств - они предоставляют программисту набор регистров, отображаемых в память, а также используют прямой доступ к памяти. Представлен набор подходов, применяемых при верификации подобных устройств - верификация физического прототипа, системная и автономная верификация. Описана мотивация выбора подхода - комбинации системной верификации целого устройства и автономной верификации одного из его компонентов. В статье дано описание тестовых систем, использовавшихся для верификации устройств. Тестовая система всего устройства осуществляет передачу Ethernet пакетов в сеть и их прием из сети. Разработаны и описаны алгоритмы преобразования пакетов в представление, используемое устройством. Для модулей связи между внутренними пакетными шинами и внешним интерфейсом была разработана автономная тестовая система. При разработке тестовых систем использовалась методология UVM. Выбранная методология, а также предложенные структуры тестовых систем позволили использовать одни и те же компоненты в различных тестовых системах. Приведен набор тестовых сценариев, разработанных для тестовых систем. Особо важным является процесс верификации пропускной способности устройства. Описаны методы, использовавшиеся для измерения пропускной способности устройства, а также режимы работы контроллера, в которых проводилось измерение. Представлены текущие значения пропускной способности устройства, которых удалось достигнуть в различных режимах. В заключение приведен список найденных ошибок, а также описаны те функции устройства, на которые они влияли, а также направления дальнейшей работы.

10 гигабитный Ethernet, контроллер сетевых интерфейсов, верификация, пропускная способность, UVM, тестовая система

1. IEEE Standard for Ethernet. IEEE Std 802.3-2012. 1983 p.

2. Petrochenkov M., Stotland I., Mushtakov R. Approaches to Stand-alone Verification of Multicore Microprocessor Caches. Trudy ISP RAN, vol. 28, 3, pp. 161-172. DOI: 10.15514/ISPRAS-2016-28(3)-10

3. Cyclon V - Overview. URL: https://www.altera.com/products/fpga/cyclone-series/cyclone-v/overview.html (дата обращения 09.04.2017).

4. Avalon Interface Specification. Altera. MNL-AVABUSREF. 2015.12.10. 101 Innovation Drive. San Jose, CA 95134. URL: https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/manual/mnl_avalon_spec.pdf (дата обращения 09.04.2017).

5. Standard Universal Verification Methodology. URL: http://accellera.org/downloads/standards/uvm (дата обращения 09.04.2017).

6. Стотланд И.А., Шпагилев Д.И., Петроченков М.В. Особенности функциональной верификации контроллеров высокоскоростных каналов обмена микропроцессорных систем семейства «Эльбрус». Вопросы радиоэлектроники, серия ЭВТ, 2017, 3, стр. 69-75.

7. S. Chitti, P. Chandrasekhar, M. Asha Rani. “Gigabit Ethernet Verification using Efficient Verification Methodology”. Proc. of International Conference on Industrial Instruments and Control (ICIC), College of Enginnering Pune, India. May 28-30, 2015, pp.1231-1235.